Beyond Design:平面疯狂,第2部分

在我最近的叠层规划四部分recent four-part series系列中,我描述了各种叠​​层要求的最佳配置。但我没有机会深入讲解使用平面电容,以减少1GHz以上的交流阻抗,其中是旁路和去耦电容,极大地失去作用的地方。在本文中,我将充实这个话题,并考虑平面共振对电源分配网络(PDN)的影响。

图1示出一个12层的DDR3板具有六个布线层,6平面层利用了多种技术。该板必须搭载DDR3 40/80-ohm单端/差分阻抗,90-ohm差分USB和标准的50/100-ohm数字阻抗在同一基板上。为了减少层数,很重要

的是要让这些不同的技术共享同一个层。此外,我们需要管理带状线的配置,相当大的挑战是电流回路和宽边耦合!

DDR3匹配的延迟信号被布置在内部层3,4与9和10,所有这些都使用地(GND)为基准平面。为了消除宽边耦合,数据通道(这个例子中是8),差分strobes,和mask都在3层4层。相邻的线布置偏斜或相互垂直。地址,控制和指令信号在9 10层与差分时钟一起发送。这样分离了数据道和地址信号。因为DDR技术利用同步总线,数据通道内和地址总线中的信号可被紧密地结合在一起路由,但八个数据通道应分开,以避免串扰。

正如你所看到的,有四个平面层在板的中间,两电两地。这是紧耦合,相邻的平面之间,可以利用以低成本加平面电容,并显着降低了在高端的交流阻抗。两个平面对之间的是Isola的370HR 1080预浸料薄片(2.8mil厚)。

给出的电容器的等效串联电感(ESL)和安装电感的影响,所添加的平面电容仍然降低了总体阻抗达到了目标。如图2所示,使用标准的叠层是很难做到的。

要阅读整篇文章,请点击此处。click here.

To read this entire article, which appeared in the January 2015 issue of The PCB Design Magazine, click here.